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Fitter report for dazmarlah_machine
Wed Nov 01 12:17:21 2017
Quartus II Version 9.1 Build 350 03/24/2010 Service Pack 2 SJ Web Edition
---------------------
; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. Incremental Compilation Preservation Summary
6. Incremental Compilation Partition Settings
7. Incremental Compilation Placement Preservation
8. Pin-Out File
9. Fitter Resource Usage Summary
10. Input Pins
11. Output Pins
12. I/O Bank Usage
13. All Package Pins
14. Output Pin Default Load For Reported TCO
15. Fitter Resource Utilization by Entity
16. Delay Chain Summary
17. Pad To Core Delay Chain Fanout
18. Control Signals
19. Global & Other Fast Signals
20. Non-Global High Fan-Out Signals
21. Interconnect Usage Summary
22. LAB Logic Elements
23. LAB-wide Signals
24. LAB Signals Sourced
25. LAB Signals Sourced Out
26. LAB Distinct Inputs
27. Fitter Device Options
28. Operating Settings and Conditions
29. Estimated Delay Added for Hold Timing
30. Fitter Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2010 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
associated documentation or information are expressly subject
to the terms and conditions of the Altera Program License
Subscription Agreement, Altera MegaCore Function License
Agreement, or other applicable license agreement, including,
without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
Altera or its authorized distributors. Please refer to the
applicable agreement for further details.
+-----------------------------------------------------------------------------------+
; Fitter Summary ;
+------------------------------------+----------------------------------------------+
; Fitter Status ; Successful - Wed Nov 01 12:17:21 2017 ;
; Quartus II Version ; 9.1 Build 350 03/24/2010 SP 2 SJ Web Edition ;
; Revision Name ; dazmarlah_machine ;
; Top-level Entity Name ; dazmarlah_machine ;
; Family ; Cyclone II ;
; Device ; EP2C20F256C6 ;
; Timing Models ; Final ;
; Total logic elements ; 17 / 18,752 ( < 1 % ) ;
; Total combinational functions ; 17 / 18,752 ( < 1 % ) ;
; Dedicated logic registers ; 10 / 18,752 ( < 1 % ) ;
; Total registers ; 10 ;
; Total pins ; 12 / 152 ( 8 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 0 / 239,616 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 52 ( 0 % ) ;
; Total PLLs ; 0 / 4 ( 0 % ) ;
+------------------------------------+----------------------------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
; Option ; Setting ; Default Value ;
+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
; Device ; EP2C20F256C6 ; ;
; Minimum Core Junction Temperature ; 0 ; ;
; Maximum Core Junction Temperature ; 85 ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
; Use TimeQuest Timing Analyzer ; Off ; Off ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Always Enable Input Buffers ; Off ; Off ;
; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Multi-Corner Timing ; Off ; Off ;
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate full fit report during ECO compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Merge PLLs ; On ; On ;
; Ignore PLL Mode When Merging PLLs ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Stop After Congestion Map Generation ; Off ; Off ;
; Save Intermediate Fitting Results ; Off ; Off ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
; Use Best Effort Settings for Compilation ; Off ; Off ;
+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
+-------------------------------------+
; Parallel Compilation ;
+----------------------------+--------+
; Processors ; Number ;
+----------------------------+--------+
; Number detected on machine ; 2 ;
; Maximum allowed ; 1 ;
+----------------------------+--------+
+----------------------------------------------+
; Incremental Compilation Preservation Summary ;
+-------------------------+--------------------+
; Type ; Value ;
+-------------------------+--------------------+
; Placement ; ;
; -- Requested ; 0 / 45 ( 0.00 % ) ;
; -- Achieved ; 0 / 45 ( 0.00 % ) ;
; ; ;
; Routing (by Connection) ; ;
; -- Requested ; 0 / 0 ( 0.00 % ) ;
; -- Achieved ; 0 / 0 ( 0.00 % ) ;
+-------------------------+--------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
+--------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation ;
+----------------+---------+-------------------+-------------------------+-------------------+
; Partition Name ; # Nodes ; # Preserved Nodes ; Preservation Level Used ; Netlist Type Used ;
+----------------+---------+-------------------+-------------------------+-------------------+
; Top ; 45 ; 0 ; N/A ; Source File ;
+----------------+---------+-------------------+-------------------------+-------------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/altera/91sp2/quartus/vending_machine/dazmarlah_machine.pin.
+---------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+-----------------------+
; Resource ; Usage ;
+---------------------------------------------+-----------------------+
; Total logic elements ; 17 / 18,752 ( < 1 % ) ;
; -- Combinational with no register ; 7 ;
; -- Register only ; 0 ;
; -- Combinational with a register ; 10 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 9 ;
; -- 3 input functions ; 4 ;
; -- <=2 input functions ; 4 ;
; -- Register only ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 17 ;
; -- arithmetic mode ; 0 ;
; ; ;
; Total registers* ; 10 / 19,160 ( < 1 % ) ;
; -- Dedicated logic registers ; 10 / 18,752 ( < 1 % ) ;
; -- I/O registers ; 0 / 408 ( 0 % ) ;
; ; ;
; Total LABs: partially or completely used ; 2 / 1,172 ( < 1 % ) ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 12 / 152 ( 8 % ) ;
; -- Clock pins ; 1 / 8 ( 13 % ) ;
; Global signals ; 2 ;
; M4Ks ; 0 / 52 ( 0 % ) ;
; Total block memory bits ; 0 / 239,616 ( 0 % ) ;
; Total block memory implementation bits ; 0 / 239,616 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 52 ( 0 % ) ;
; PLLs ; 0 / 4 ( 0 % ) ;
; Global clocks ; 2 / 16 ( 13 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ;
; ASMI blocks ; 0 / 1 ( 0 % ) ;
; CRC blocks ; 0 / 1 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 0% / 0% / 0% ;
; Peak interconnect usage (total/H/V) ; 0% / 0% / 0% ;
; Maximum fan-out node ; clk~clkctrl ;
; Maximum fan-out ; 10 ;
; Highest non-global fan-out signal ; temp[2] ;
; Highest non-global fan-out ; 7 ;
; Total fan-out ; 92 ;
; Average fan-out ; 2.09 ;
+---------------------------------------------+-----------------------+
* Register count does not include registers inside RAM blocks or DSP blocks.
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk ; J2 ; 1 ; 0 ; 13 ; 2 ; 1 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; fifty_in ; E2 ; 2 ; 0 ; 18 ; 2 ; 4 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; hund_in ; D2 ; 2 ; 0 ; 21 ; 2 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; rst ; J1 ; 1 ; 0 ; 13 ; 3 ; 1 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; temp[0] ; D1 ; 2 ; 0 ; 21 ; 3 ; 5 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; temp[1] ; G4 ; 2 ; 0 ; 19 ; 3 ; 6 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; temp[2] ; P4 ; 8 ; 1 ; 0 ; 0 ; 7 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; twohund_in ; E4 ; 2 ; 0 ; 20 ; 1 ; 2 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+----------------------+---------------------+
; botl_out ; D6 ; 3 ; 9 ; 27 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; - ; - ;
; fifty_out ; P5 ; 8 ; 1 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; - ; - ;
; hund_out ; K1 ; 1 ; 0 ; 12 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; - ; - ;
; twohund_out ; E3 ; 2 ; 0 ; 20 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; - ; - ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+----------------------+---------------------+
+-----------------------------------------------------------+
; I/O Bank Usage ;
+----------+-----------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+-----------------+---------------+--------------+
; 1 ; 3 / 22 ( 14 % ) ; 3.3V ; -- ;
; 2 ; 8 / 16 ( 50 % ) ; 3.3V ; -- ;
; 3 ; 1 / 18 ( 6 % ) ; 3.3V ; -- ;
; 4 ; 0 / 18 ( 0 % ) ; 3.3V ; -- ;
; 5 ; 0 / 24 ( 0 % ) ; 3.3V ; -- ;
; 6 ; 1 / 18 ( 6 % ) ; 3.3V ; -- ;
; 7 ; 0 / 16 ( 0 % ) ; 3.3V ; -- ;
; 8 ; 2 / 20 ( 10 % ) ; 3.3V ; -- ;
+----------+-----------------+---------------+--------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; A1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; A2 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; A3 ; 325 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; A4 ; 324 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; A5 ; 320 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; A6 ; 304 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; A7 ; 286 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; A8 ; 284 ; 3 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; A9 ; 282 ; 4 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; A10 ; 265 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; A11 ; 260 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; A12 ; 251 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; A13 ; 249 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; A14 ; 245 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; A15 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; A16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; B1 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; B2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; B3 ; 326 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; B4 ; 323 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; B5 ; 319 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; B6 ; 303 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; B7 ; 287 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; B8 ; 285 ; 3 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; B9 ; 283 ; 4 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; B10 ; 264 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; B11 ; 259 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; B12 ; 250 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; B13 ; 248 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; B14 ; 244 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; B15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; B16 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; C1 ; 2 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; C2 ; 3 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; C3 ; 0 ; 2 ; ~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
; C4 ; 316 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; C5 ; 315 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; C6 ; 313 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; C7 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; C8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; C9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; C10 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; C11 ; 254 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; C12 ; 247 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; C13 ; 246 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; C14 ; 240 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; C15 ; 236 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; C16 ; 237 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; D1 ; 19 ; 2 ; temp[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; D2 ; 18 ; 2 ; hund_in ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; D3 ; 4 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; D4 ; 5 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; D5 ; ; ; GND_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ;
; D6 ; 312 ; 3 ; botl_out ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; D7 ; 311 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; D8 ; 296 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; D9 ; 275 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; D10 ; 281 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; D11 ; 280 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; D12 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; D13 ; 241 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; D14 ; 243 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; D15 ; 223 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; D16 ; 224 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; E1 ; 29 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; E2 ; 30 ; 2 ; fifty_in ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; E3 ; 20 ; 2 ; twohund_out ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; E4 ; 21 ; 2 ; twohund_in ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; E5 ; ; ; VCCD_PLL3 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; E6 ; ; ; GNDA_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ;
; E7 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; E8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; E9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; E10 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; E11 ; ; ; GNDA_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; E12 ; ; ; VCCA_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; E13 ; 218 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; E14 ; 242 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; E15 ; 227 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; E16 ; 228 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; F1 ; 36 ; 2 ; ^DATA0 ; input ; ; ; -- ; ; -- ; -- ;
; F2 ; 32 ; 2 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
; F3 ; 10 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; F4 ; 1 ; 2 ; ~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
; F5 ; ; ; GND_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ;
; F6 ; ; ; VCCA_PLL3 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; F7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; F8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; F9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; F10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; F11 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; F12 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; F13 ; 219 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; F14 ; 233 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; F15 ; 211 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; F16 ; 212 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; G1 ; 33 ; 2 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
; G2 ; 34 ; 2 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
; G3 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; G4 ; 27 ; 2 ; temp[1] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; G5 ; 37 ; 2 ; ^nCE ; ; ; ; -- ; ; -- ; -- ;
; G6 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; G7 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; G8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; G9 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; G10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; G11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; G12 ; 216 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; G13 ; 217 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; G14 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; G15 ; 210 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; G16 ; 209 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; H1 ; 39 ; 2 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; H2 ; 38 ; 2 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; H3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H4 ; 35 ; 2 ; ^DCLK ; ; ; ; -- ; ; -- ; -- ;
; H5 ; 31 ; 2 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
; H6 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H7 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; H8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; H11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; H12 ; 207 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; H13 ; 215 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; H14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; H15 ; 205 ; 5 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; H16 ; 206 ; 5 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; J1 ; 42 ; 1 ; rst ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; J2 ; 41 ; 1 ; clk ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; J3 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J4 ; 50 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; J5 ; 40 ; 2 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;
; J6 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; J7 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; J8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; J11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J12 ; 208 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; J13 ; 198 ; 6 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ;
; J14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; J15 ; 204 ; 6 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; J16 ; 203 ; 6 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; K1 ; 44 ; 1 ; hund_out ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; K2 ; 43 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; K3 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; K4 ; 45 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; K5 ; 46 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; K6 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; K7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; K8 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; K9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; K10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; K11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; K12 ; 197 ; 6 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ;
; K13 ; 165 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; K14 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; K15 ; 202 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; K16 ; 201 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; L1 ; 47 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; L2 ; 48 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; L3 ; 70 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; L4 ; 80 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; L5 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; L6 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; L7 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; L8 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; L9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; L10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; L11 ; ; ; VCCA_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; L12 ; ; ; GND_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ;
; L13 ; 196 ; 6 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ;
; L14 ; 192 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; L15 ; 193 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; L16 ; 194 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; M1 ; 61 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; M2 ; 62 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; M3 ; 69 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; M4 ; 81 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; M5 ; ; ; VCCA_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; M6 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; M7 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; M8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; M9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; M10 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; M11 ; ; ; GNDA_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ;
; M12 ; ; ; VCCD_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; M13 ; 195 ; 6 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ;
; M14 ; 176 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; M15 ; 182 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; M16 ; 183 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; N1 ; 71 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; N2 ; 72 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; N3 ; 77 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; N4 ; 78 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; N5 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; N6 ; 107 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; N7 ; 93 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; N8 ; 112 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; N9 ; 125 ; 7 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; N10 ; 126 ; 7 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; N11 ; 154 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; N12 ; ; ; GND_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ;
; N13 ; 166 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; N14 ; 167 ; 6 ; ~LVDS91p/nCEO~ ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; N15 ; 172 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; N16 ; 173 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P1 ; 73 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P2 ; 74 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P3 ; 79 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P4 ; 85 ; 8 ; temp[2] ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; P5 ; 84 ; 8 ; fifty_out ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; P6 ; 106 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; P7 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; P8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; P9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; P10 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; P11 ; 133 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; P12 ; 152 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; P13 ; 153 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; P14 ; 177 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P15 ; 170 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; P16 ; 171 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; R1 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; R2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; R3 ; 82 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; R4 ; 87 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; R5 ; 89 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; R6 ; 105 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; R7 ; 114 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; R8 ; 122 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; R9 ; 124 ; 8 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; R10 ; 143 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; R11 ; 128 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; R12 ; 158 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; R13 ; 162 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; R14 ; 164 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; R15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; R16 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; T1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; T2 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; T3 ; 83 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T4 ; 86 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T5 ; 88 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T6 ; 104 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T7 ; 113 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T8 ; 121 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T9 ; 123 ; 8 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; T10 ; 144 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T11 ; 127 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T12 ; 157 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T13 ; 161 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T14 ; 163 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; T15 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; T16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+-------------------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+----------------------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+----------------------------------+-------+------------------------------------+
; 3.3-V LVTTL ; 0 pF ; Not Available ;
; 3.3-V LVCMOS ; 0 pF ; Not Available ;
; 2.5 V ; 0 pF ; Not Available ;
; 1.8 V ; 0 pF ; Not Available ;
; 1.5 V ; 0 pF ; Not Available ;
; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;
; 3.3-V PCI-X ; 10 pF ; 25 Ohm (Parallel) ;
; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
; Differential SSTL-2 ; 0 pF ; (See SSTL-2) ;
; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ;
; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ;
; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ;
; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ;
; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ;
; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ;
; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ;
; LVDS ; 0 pF ; 100 Ohm (Differential) ;
; mini-LVDS ; 0 pF ; 100 Ohm (Differential) ;
; RSDS ; 0 pF ; 100 Ohm (Differential) ;
; Simple RSDS ; 0 pF ; Not Available ;
; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ;
+----------------------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------+--------------+
; |dazmarlah_machine ; 17 (17) ; 10 (10) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 12 ; 0 ; 7 (7) ; 0 (0) ; 10 (10) ; |dazmarlah_machine ; work ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+--------------------------------------------------------------------------------------+
; Delay Chain Summary ;
+-------------+----------+---------------+---------------+-----------------------+-----+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+-------------+----------+---------------+---------------+-----------------------+-----+
; fifty_out ; Output ; -- ; -- ; -- ; -- ;
; hund_out ; Output ; -- ; -- ; -- ; -- ;
; twohund_out ; Output ; -- ; -- ; -- ; -- ;
; botl_out ; Output ; -- ; -- ; -- ; -- ;
; temp[1] ; Input ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ;
; temp[2] ; Input ; (6) 4114 ps ; (6) 4114 ps ; -- ; -- ;
; clk ; Input ; (0) 299 ps ; (0) 299 ps ; -- ; -- ;
; rst ; Input ; (0) 299 ps ; (0) 299 ps ; -- ; -- ;
; temp[0] ; Input ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ;
; fifty_in ; Input ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ;
; hund_in ; Input ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ;
; twohund_in ; Input ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ;
+-------------+----------+---------------+---------------+-----------------------+-----+
+-----------------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+-----------------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+-----------------------------+-------------------+---------+
; temp[1] ; ; ;
; - next_state.state_4~0 ; 1 ; 6 ;
; - next_state.state_7~0 ; 1 ; 6 ;
; - next_state.state_9~0 ; 1 ; 6 ;
; - Selector2~0 ; 1 ; 6 ;
; - next_state.state_8~0 ; 1 ; 6 ;
; - Selector0~1 ; 1 ; 6 ;
; temp[2] ; ; ;
; - next_state.state_4~0 ; 0 ; 6 ;
; - next_state.state_7~0 ; 0 ; 6 ;
; - next_state.state_6~0 ; 0 ; 6 ;
; - next_state.state_9~0 ; 0 ; 6 ;
; - Selector2~0 ; 0 ; 6 ;
; - next_state.state_8~0 ; 0 ; 6 ;
; - Selector0~1 ; 0 ; 6 ;
; clk ; ; ;
; rst ; ; ;
; temp[0] ; ; ;
; - next_state.state_7~0 ; 1 ; 6 ;
; - next_state.state_9~0 ; 1 ; 6 ;
; - Selector2~0 ; 1 ; 6 ;
; - next_state.state_8~0 ; 1 ; 6 ;
; - Selector0~1 ; 1 ; 6 ;
; fifty_in ; ; ;
; - Selector1~0 ; 0 ; 6 ;
; - next_state.state_2~0 ; 0 ; 6 ;
; - next_state.state_3~0 ; 0 ; 6 ;
; - Selector0~0 ; 0 ; 6 ;
; hund_in ; ; ;
; - next_state.state_2~0 ; 0 ; 6 ;
; - next_state.state_3~0 ; 0 ; 6 ;
; - Selector0~0 ; 0 ; 6 ;
; twohund_in ; ; ;
; - next_state.state_3~0 ; 1 ; 6 ;
; - Selector0~0 ; 1 ; 6 ;
+-----------------------------+-------------------+---------+
+-------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+------+----------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------+----------+---------+--------------+--------+----------------------+------------------+---------------------------+
; clk ; PIN_J2 ; 10 ; Clock ; yes ; Global Clock ; GCLK3 ; -- ;
; rst ; PIN_J1 ; 10 ; Async. clear ; yes ; Global Clock ; GCLK1 ; -- ;
+------+----------+---------+--------------+--------+----------------------+------------------+---------------------------+
+-------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+------+----------+---------+----------------------+------------------+---------------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------+----------+---------+----------------------+------------------+---------------------------+
; clk ; PIN_J2 ; 10 ; Global Clock ; GCLK3 ; -- ;
; rst ; PIN_J1 ; 10 ; Global Clock ; GCLK1 ; -- ;
+------+----------+---------+----------------------+------------------+---------------------------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+----------------------+----------+
; Name ; Fan-Out ;
+----------------------+----------+
; temp[2] ; 7 ;
; temp[1] ; 6 ;
; temp[0] ; 5 ;
; present_st.state_3 ; 5 ;
; fifty_in ; 4 ;
; present_st.state_0 ; 4 ;
; present_st.state_2 ; 4 ;
; hund_in ; 3 ;
; present_st.state_7 ; 3 ;
; twohund_in ; 2 ;
; WideOr0~0 ; 2 ;
; present_st.state_9 ; 2 ;
; present_st.state_6 ; 2 ;
; present_st.state_4 ; 2 ;
; Selector0~3 ; 1 ;
; Selector0~2 ; 1 ;
; Selector0~1 ; 1 ;
; Selector0~0 ; 1 ;
; next_state.state_3~0 ; 1 ;
; next_state.state_2~0 ; 1 ;
; next_state.state_8~0 ; 1 ;
; Selector2~1 ; 1 ;
; Selector2~0 ; 1 ;
; Selector1~0 ; 1 ;
; next_state.state_9~0 ; 1 ;
; next_state.state_6~0 ; 1 ;
; next_state.state_7~0 ; 1 ;
; next_state.state_4~0 ; 1 ;
; present_st.state_8 ; 1 ;
; present_st.state_5 ; 1 ;
; present_st.state_1 ; 1 ;
; hund_out~1 ; 1 ;
; fifty_out~2 ; 1 ;
+----------------------+----------+
+----------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+-----------------------+
; Block interconnects ; 14 / 54,004 ( < 1 % ) ;
; C16 interconnects ; 2 / 2,100 ( < 1 % ) ;
; C4 interconnects ; 15 / 36,000 ( < 1 % ) ;
; Direct links ; 2 / 54,004 ( < 1 % ) ;
; Global clocks ; 2 / 16 ( 13 % ) ;
; Local interconnects ; 14 / 18,752 ( < 1 % ) ;
; R24 interconnects ; 0 / 1,900 ( 0 % ) ;
; R4 interconnects ; 4 / 46,920 ( < 1 % ) ;
+----------------------------+-----------------------+
+--------------------------------------------------------------------------+
; LAB Logic Elements ;
+--------------------------------------------+-----------------------------+
; Number of Logic Elements (Average = 8.50) ; Number of LABs (Total = 2) ;
+--------------------------------------------+-----------------------------+
; 1 ; 1 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 1 ;
+--------------------------------------------+-----------------------------+
+------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+-----------------------------+
; LAB-wide Signals (Average = 1.00) ; Number of LABs (Total = 2) ;
+------------------------------------+-----------------------------+
; 1 Async. clear ; 1 ;
; 1 Clock ; 1 ;
+------------------------------------+-----------------------------+
+----------------------------------------------------------------------------+
; LAB Signals Sourced ;
+----------------------------------------------+-----------------------------+
; Number of Signals Sourced (Average = 13.50) ; Number of LABs (Total = 2) ;
+----------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 1 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 0 ;
; 17 ; 0 ;
; 18 ; 0 ;
; 19 ; 0 ;
; 20 ; 0 ;
; 21 ; 0 ;
; 22 ; 0 ;
; 23 ; 0 ;
; 24 ; 0 ;
; 25 ; 0 ;
; 26 ; 1 ;
+----------------------------------------------+-----------------------------+
+-------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+-----------------------------+
; Number of Signals Sourced Out (Average = 3.00) ; Number of LABs (Total = 2) ;
+-------------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 1 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 1 ;
+-------------------------------------------------+-----------------------------+
+---------------------------------------------------------------------------+
; LAB Distinct Inputs ;
+---------------------------------------------+-----------------------------+
; Number of Distinct Inputs (Average = 5.00) ; Number of LABs (Total = 2) ;
+---------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 1 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 1 ;
+---------------------------------------------+-----------------------------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Active Serial ;
; Error detection CRC ; Off ;
; nCEO ; As output driving ground ;
; ASDO,nCSO ; As input tri-stated ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+------------------------------------+
; Operating Settings and Conditions ;
+---------------------------+--------+
; Setting ; Value ;
+---------------------------+--------+
; Nominal Core Voltage ; 1.20 V ;
; Low Junction Temperature ; 0 °C ;
; High Junction Temperature ; 85 °C ;
+---------------------------+--------+
+------------------------------------------------------------+
; Estimated Delay Added for Hold Timing ;
+-----------------+----------------------+-------------------+
; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ;
+-----------------+----------------------+-------------------+
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 9.1 Build 350 03/24/2010 Service Pack 2 SJ Web Edition
Info: Processing started: Wed Nov 01 12:17:15 2017
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off jermy_vending_machine -c dazmarlah_machine
Info: Selected device EP2C20F256C6 for design "dazmarlah_machine"
Info: Low junction temperature is 0 degrees C
Info: High junction temperature is 85 degrees C
Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Warning: Feature LogicLock is only available with a valid subscription license. Please purchase a software subscription to gain full access to this feature.
Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
Info: Device EP2C8F256C6 is compatible
Info: Device EP2C15AF256C6 is compatible
Info: Fitter converted 3 user pins into dedicated programming pins
Info: Pin ~ASDO~ is reserved at location C3
Info: Pin ~nCSO~ is reserved at location F4
Info: Pin ~LVDS91p/nCEO~ is reserved at location N14
Critical Warning: No exact pin location assignment(s) for 12 pins of 12 total pins
Info: Pin fifty_out not assigned to an exact location on the device
Info: Pin hund_out not assigned to an exact location on the device
Info: Pin twohund_out not assigned to an exact location on the device
Info: Pin botl_out not assigned to an exact location on the device
Info: Pin temp[1] not assigned to an exact location on the device
Info: Pin temp[2] not assigned to an exact location on the device
Info: Pin clk not assigned to an exact location on the device
Info: Pin rst not assigned to an exact location on the device
Info: Pin temp[0] not assigned to an exact location on the device
Info: Pin fifty_in not assigned to an exact location on the device
Info: Pin hund_in not assigned to an exact location on the device
Info: Pin twohund_in not assigned to an exact location on the device
Info: Timing-driven compilation is using the Classic Timing Analyzer
Info: Timing requirements not specified -- quality metrics such as performance and power consumption may be sacrificed to reduce compilation time.
Info: Automatically promoted node clk (placed in PIN J2 (CLK2, LVDSCLK1p, Input))
Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G3
Info: Automatically promoted node rst (placed in PIN J1 (CLK3, LVDSCLK1n, Input))
Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G1
Info: Starting register packing
Extra Info: Performing register packing on registers with non-logic cell location assignments
Extra Info: Completed register packing on registers with non-logic cell location assignments
Extra Info: Started Fast Input/Output/OE register processing
Extra Info: Finished Fast Input/Output/OE register processing
Extra Info: Moving registers into I/O cells, Multiplier Blocks, and RAM blocks to improve timing and density
Extra Info: Finished moving registers into I/O cells, Multiplier Blocks, and RAM blocks
Info: Finished register packing
Extra Info: No registers were packed into other blocks
Info: Statistics of I/O pins that need to be placed that use the same VCCIO and VREF, before I/O pin placement
Info: Number of I/O pins in group: 10 (unused VREF, 3.3V VCCIO, 6 input, 4 output, 0 bidirectional)
Info: I/O standards used: 3.3-V LVTTL.
Info: I/O bank details before I/O pin placement
Info: Statistics of I/O banks
Info: I/O bank number 1 does not use VREF pins and has undetermined VCCIO pins. 2 total pin(s) used -- 20 pins available
Info: I/O bank number 2 does not use VREF pins and has undetermined VCCIO pins. 2 total pin(s) used -- 14 pins available
Info: I/O bank number 3 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 18 pins available
Info: I/O bank number 4 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 18 pins available
Info: I/O bank number 5 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 24 pins available
Info: I/O bank number 6 does not use VREF pins and has undetermined VCCIO pins. 1 total pin(s) used -- 17 pins available
Info: I/O bank number 7 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 16 pins available
Info: I/O bank number 8 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 20 pins available
Info: Fitter preparation operations ending: elapsed time is 00:00:01
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:00
Info: Fitter placement operations beginning
Info: Fitter placement was successful
Info: Fitter placement operations ending: elapsed time is 00:00:01
Info: Estimated most critical path is register to register delay of 1.837 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X1_Y19; Fanout = 4; REG Node = 'present_st.state_2'
Info: 2: + IC(0.348 ns) + CELL(0.275 ns) = 0.623 ns; Loc. = LAB_X1_Y19; Fanout = 1; COMB Node = 'Selector0~1'
Info: 3: + IC(0.290 ns) + CELL(0.275 ns) = 1.188 ns; Loc. = LAB_X1_Y19; Fanout = 1; COMB Node = 'Selector0~2'
Info: 4: + IC(0.415 ns) + CELL(0.150 ns) = 1.753 ns; Loc. = LAB_X1_Y19; Fanout = 1; COMB Node = 'Selector0~3'
Info: 5: + IC(0.000 ns) + CELL(0.084 ns) = 1.837 ns; Loc. = LAB_X1_Y19; Fanout = 4; REG Node = 'present_st.state_0'
Info: Total cell delay = 0.784 ns ( 42.68 % )
Info: Total interconnect delay = 1.053 ns ( 57.32 % )
Info: Fitter routing operations beginning
Info: Average interconnect usage is 0% of the available device resources
Info: Peak interconnect usage is 0% of the available device resources in the region that extends from location X0_Y14 to location X11_Y27
Info: Fitter routing operations ending: elapsed time is 00:00:00
Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
Info: Optimizations that may affect the design's routability were skipped
Info: Optimizations that may affect the design's timing were skipped
Info: Started post-fitting delay annotation
Warning: Found 4 output pins without output pin load capacitance assignment
Info: Pin "fifty_out" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "hund_out" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "twohund_out" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "botl_out" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Delay annotation completed successfully
Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
Info: Quartus II Fitter was successful. 0 errors, 4 warnings
Info: Peak virtual memory: 235 megabytes
Info: Processing ended: Wed Nov 01 12:17:21 2017
Info: Elapsed time: 00:00:06
Info: Total CPU time (on all processors): 00:00:05